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電子技術(shù)應(yīng)用應(yīng)用案例-電子發(fā)燒友網(wǎng)
01、如何決定FPGA中需要什么樣的時鐘速率 設(shè)計中最快的時鐘將確定 FPGA 必須能處理的時鐘速率。最快時鐘速率由設(shè)計中兩個觸發(fā)器之間一個信號的傳輸時間 P 來決定，如果 P 大于時鐘周期 T，則當(dāng)信號在一個觸發(fā)器上改變后，在下一個邏輯級上將不會改變，直到兩個時鐘周期以后才改變，如圖所示。 圖1 02、FPGA所使用的時鐘一定要有低抖動特性 傳輸時間為信號在第一個觸發(fā)器輸出處所需的保持時間加上兩級之間的任何組合邏輯的延遲，再加兩級之間的布
一、邏輯設(shè)計 （1）組合邏輯設(shè)計 下面是一些用Verilog進(jìn)行組合邏輯設(shè)計時的一些需要注意的幾點： ①組合邏輯能夠獲得兩種常用的RTL 級描述方式。第一種是always 模塊的觸發(fā)事件為電平敏感信號列表；第二種就是用assign 關(guān)鍵字描述的數(shù)據(jù)流賦值語句。 ②always 模塊的敏感表為電平敏感信號的電路可幾乎能完成對所有組合邏輯電路的建模。always模塊的敏感列表為所有判斷條件信號和輸入信號，但一定要注意敏感列表的完整性（注意通配符*的使用）。 由于賦值
引言 像IIC、LED、KEY等都屬于字符設(shè)備，這些設(shè)備的驅(qū)動是所有驅(qū)動類型中最為簡單的。塊設(shè)備是另外一種不同于字符設(shè)備的類型，這兩類設(shè)備在linux的驅(qū)動結(jié)構(gòu)中有很大差異。總體來說，塊設(shè)備驅(qū)動比字符設(shè)備驅(qū)動復(fù)雜的多，在IO操作上也表現(xiàn)出很大的不同。緩沖、IO的調(diào)度、請求隊列等都是和塊設(shè)備驅(qū)動相關(guān)的概念。 本章從驅(qū)動小白（指本人）的切身實際出發(fā)，先不去了解那些深奧的XXX，只從一個最簡單的例子開始，對塊設(shè)備驅(qū)動的結(jié)構(gòu)有一個大體的
引言 硬件描述語言（verilog，systemVerilog，VHDL等）不同于軟件語言（C，C++等）的一點就是，代碼對應(yīng)于硬件實現(xiàn)，不同的代碼風(fēng)格影響硬件的實現(xiàn)效果。好的代碼風(fēng)格能讓硬件跑得更快，而一個壞的代碼風(fēng)格則給后續(xù)時序收斂造成非常大負(fù)擔(dān)。你可能要花費很久去優(yōu)化時序，保證時序收斂。拆解你的代碼，添加寄存器，修改走線，最后讓你原來的代碼遍體鱗傷。這一篇基于賽靈思的器件來介紹一下如何在開始碼代碼的時候就考慮時序收斂的問題，寫出
背景 RAM和ROM也是類似的，由于這也是常用的IP核，所有完全有必要在這里記錄一下，以后用到了實際后，再補(bǔ)充到實際工程中。隨機(jī)存儲器（RAM），它可以每時每刻從任一指定地址讀出數(shù)據(jù)，也可以每時每刻把數(shù)據(jù)寫入任何指定的存儲單元，且讀寫的速度與存儲單元在存儲芯片的位置無關(guān)。RAM主要用來存放程序及程序執(zhí)行過程中產(chǎn)生的中間數(shù)據(jù)、運算結(jié)果等。RAM按照存儲單元的工作原理可大致分為靜態(tài)RAM和動態(tài)RAM，也就是常說的SRAM和DRAM。 SRAM速度很快，是目前讀
作者對shuffleNetV2網(wǎng)絡(luò)結(jié)構(gòu)可以進(jìn)行了更加有助于FPGA部署的微調(diào)。
因為疫情影響，采用紅外測溫技術(shù)的額外槍是緊俏物資，也是受廣大電子工程師們關(guān)注的一個熱門話題。圍繞額溫槍的方案，在疫情前基本只存在一種主流方案，其一般都會采用有效位都在16bits及以上Sigma-delta ADC的模擬前端做測量。然而疫情期間，由于需求爆棚，而早期高精度Sigma-delta ADC模擬前端方案又存在一定的缺口，使得原本不關(guān)注這樣的領(lǐng)域的通用MCU廠商及方案商也介入這樣的領(lǐng)域，推出了不采用Sigma-delta ADC模擬前端的另一種方案，典型的就是通過帶
PCIe總線概述 隨著現(xiàn)代處理器技術(shù)的發(fā)展，在互連領(lǐng)域中，使用高速差分總線替代并行總線是大勢所趨。與單端并行信號相比，高速差分信號能夠正常的使用更高的時鐘頻率，從而使用更少的信號線，完成之前需要許多單端并行數(shù)據(jù)信號才可以做到的總線帶寬。 PCI總線使用并行總線結(jié)構(gòu)，在同一條總線上的所有外部設(shè)備共享總線帶寬，而PCIe總線使用了高速差分總線，并采用端到端的連接方式，因此在每一條PCIe鏈路中只能連接兩個設(shè)備。這使得PCIe與PCI總線
時序電路 首先來看兩個問題： 1.為什么CPU要用時序電路，時序電路與普通邏輯電路有啥不一樣的區(qū)別。 2.觸發(fā)器、鎖存器以及時鐘脈沖對時序電路的作用是什么，它們是如何工作的。 帶著這兩個問題，我們從頭了解一下邏輯電路。要了解邏輯電路，首先我們便要了解組成邏輯電路的基本單位： 邏輯門。 邏輯門 邏輯門是數(shù)字電路組成的基本單元，它們的輸出是它們輸入位值的布爾函數(shù)。最常用的邏輯門便是我們熟知的 與、或、非。 對于與門，只有a、b輸入都
約束流程 說到FPGA時序約束的流程，不同的公司可能有些不一樣。反正條條大路通羅馬，找到一種對自己最合適的就行了。從系統(tǒng)上來看，同步時序約束可大致分為系統(tǒng)同步與源同步兩大類。簡單點來說，系統(tǒng)同步是指FPGA與外部器件共用外部時鐘；源同步（SDR，DDR）即時鐘與數(shù)據(jù)一起從上游器件發(fā)送過來的情況。在設(shè)計當(dāng)中，我們遇到的絕大部分都是針對源同步的時序約束問題。所以下文講述的主要是針對源同步的時序約束。 根據(jù)網(wǎng)絡(luò)上收集的資料以及結(jié)合自
在FPGA調(diào)試過程中，除了邏輯代碼本身的質(zhì)量之外，F(xiàn)PGA板子上PCB走線、接插件質(zhì)量等因素的影響也很重要。在剛上板調(diào)試不順利的時候，不妨拿示波器看一下信號的質(zhì)量，比如時鐘信號的質(zhì)量、差分信號的質(zhì)量、高速串行信號的質(zhì)量等等，這是上板調(diào)試之前首先要做的一步。沒有高質(zhì)量的FPGA外圍管腳信號的輸入，再好的代碼風(fēng)格和規(guī)范都無濟(jì)于事。所以，調(diào)試FPGA之前一定要上示波器看一下關(guān)鍵信號的質(zhì)量。 LVDS信號線Mbps的LVDS接
